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Paquet : yosys-abc (0.52-2)

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ABC is a system for synthesis and verification of binary sequential logic circuits appearing in synchronous hardware designs. It combines scalable logic optimization based on And-Inverter Graphs (AIGs), optimal-delay DAG-based technology mapping for look-up tables and standard cells, and innovative algorithms for sequential synthesis and verification.

This is a fork of berkeley-abc maintained by the YosysHQ team for use in the yosys RTL synthesis framework.

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arm64 4 271,9 ko12 054,0 ko [liste des fichiers]
armel 4 084,7 ko11 854,0 ko [liste des fichiers]
armhf 4 254,2 ko8 910,0 ko [liste des fichiers]
i386 4 902,4 ko13 881,0 ko [liste des fichiers]
ppc64el 4 906,7 ko15 382,0 ko [liste des fichiers]
riscv64 4 798,1 ko10 774,0 ko [liste des fichiers]