Package: yosys (0.52-2)

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infrastruttura per la sintesi di RTL Verilog

Questa è un'infrastruttura per la sintesi di RTL Verilog. Attualmente ha una gestione ampia di Verilog-2005 e fornisce un insieme di base di algoritmi di sintesi per svariati domini d'applicazione.

Yosys può essere adattato per eseguire qualsiasi lavoro di sintesi combinando i passaggi esistenti (algoritmi) usando script di sintesi e aggiungendo i passaggi aggiuntivi necessari estendendo la base di codice C++ di Yosys.

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Download yosys

Download for all available architectures
Architecture	Package Size	Installed Size	Files
amd64	6,080.2 kB	25,753.0 kB	[list of files]
arm64	5,232.7 kB	24,305.0 kB	[list of files]
armhf	5,447.5 kB	19,952.0 kB	[list of files]
i386	6,274.2 kB	26,722.0 kB	[list of files]
ppc64el	5,702.7 kB	27,505.0 kB	[list of files]
riscv64	5,893.5 kB	22,201.0 kB	[list of files]